PPT는 TSMC의 차세대 N3E 공정 수율이 예상을 초과함을 보여줍니다.N3E의 256Mb SRAM의 평균 수율은 약 80%이고 모바일 장치 및 HPC 칩의 수율도 약 80%인 반면 링 발진기 수율은 92%를 초과할 수도 있습니다. .
TSMC는 이미 9월에 3nm 공정을 양산할 것을 확인하였으며, 초기 양품률은 5nm보다 우수하며, 첫 번째 공정은 3nm 생산능력은 예외 없이 애플 M2 프로와 인텔이 나눠 갖지만 초기 생산능력은 그리 많지 않을 것이다.

다만, 초기 N3 공정은 애플과 같은 뛰어난 투자력과 새로운 공정을 추구하는 초기 고객들을 대상으로 합니다.하지만 시점이 늦은 만큼 활용도가 높지 않다는 한계도 있다.

하지만 3nm 이후에 내년에 업그레이드된 N3E 프로세스, 즉 3nm를 출시할 예정입니다. Ehanced 강화 버전, 성능 향상, 전력 소비 감소, 적용 범위 확대, N5 동등 성능 및 밀도 대비 전력 소비량 34%, 동일 전력 및 밀도 대비 성능 18% 향상 또는 트랜지스터 사용 가능밀도를 60% 늘리다.

PPT에 따르면 TSMC의 차세대 N3E 공정 수율이 예상보다 높습니다. N3E의 25개입니다.256Mb SRAM의 평균 수율은 약 80%, 모바일 기기 및 HPC 칩의 수율은 약 80%이며 링 오실레이터의 수율은 92%를 넘습니다.





나온 루머에 따르면 그렇다네요

삼성전자님ㅠㅠㅠㅠ